1. 华为发布韬（τ）定律，助力后摩尔时代半导体产业

投资要点：
事件：2026 年5 月25 日，华为何庭波在IEEE 主办的ISCAS 2026 大会上发表题为《半导体新路径探索与实践》的主题演讲，正式提出引领半导体产业发展的韬（τ）定律。该定律主张以时间缩微替代传统几何缩微，将其作为半导体及电子系统演进的全新指导原则：依托逻辑折叠等创新技术持续压缩信号传输时延，同步提升晶体管密度，推动产业长期迭代。近年来，伴随AI 大模型与通用人工智能爆发式发展，摩尔定律依托的几何缩微传统路径已逼近物理与经济双重极限。3nm 及以下节点量子隧穿、短沟道效应、RC 信号延迟等问题凸显，晶体管开关与信号传输的物理瓶颈难以突破；同时先进制程研发与制造成本呈指数级上涨，TSMC 2024 年IEDM 数据显示2nm 制程较3nm 仅实现15%性能提升与15%晶体管密度提升，远低于摩尔定律每18-24 个月翻番的要求，先进制程边际收益快速收窄。据IBS数据，2nm 单片晶圆内部生产成本约3 万美元、较3nm 上涨50%，显著抬升芯片设计与终端厂商成本。面对物理与经济的双重极限，传统“几何缩微”路径发展受阻，华为在IEEE ISCAS 2026上提出韬（τ）定律，以“时间缩微”替代“几何缩微”，为后摩尔时代半导体产业发展指明新方向。τ是由器件、电路、芯片、系统四个层级共同决定的分层复合变量，其数值由底层硬件参数、本级架构及通信开销共同决定，依托逻辑折叠等技术压缩信号时延、提升晶体管密度；具体来看，器件层面通过优化晶体管与互连线路降低电流传输损耗，电路层面采用立体堆叠布局缩短布线长度、提升集成度与运行性能，芯片层面推行软硬件全栈协同设计、提升并行处理能力以压缩运算耗时，系统层面则依托灵衢总线重构互联协议、实现统一内存编址，有效降低跨节点数据传输延迟。本次韬（τ）定律推出的逻辑折叠技术，基于时间缩放原理实现电路垂直堆叠与超细间距混合键合，可缩短布线、降低RC 损耗，在现有工艺下提升芯片主频与能效，减少对先进光刻的依赖。技术落地需严控工艺指标：顶层金属间距约720nm，混合键合间距需控制在2μm 以内，最优比值趋近于1；同时要求键合间距1.5μm、套刻精度优于0.5μm、硅通孔相关尺寸及间距分别低于1.5μm、6μm，配合智能冗余技术可实现近100%良率。目前麒麟2026 芯片仅采用局部折叠的保守方案，后续将逐步迭代为多层全尺寸折叠架构。随着工艺持续优化，2026-2035 年晶体管密度有望突破4 亿晶体管/mm2，麒麟CPU 主频或将突破4GHz。此外，该技术同样适配AI 数据中心场景，当前AI 集群能耗与成本主要来自数据传输环节，相关技术将围绕统一存储总线、高速光互连、3D 折叠封装三大方向落地应用。投资建议：华为韬（τ）定律凭借逻辑折叠等技术创新，有望重塑半导体产业价值分配体系。行业发展范式迎来变革，产业价值不再单一聚焦EUV 光刻与最先进制程，而是向EDA 工具、成熟晶圆代工、先进封装等国内优势赛道全面扩散。1）逻辑折叠催生3DIC 设计全新需求，传统平面EDA 工具无法适配多层协同布线、热仿真、时序分析等核心场景，国产EDA 与IP厂商迎来确定性替代机遇。2）该技术可让7nm、14nm 成熟制程实现媲美5nm、3nm 的性能表现，大幅降低行业对先进光刻的依赖，持续提升成熟、次先进制程的战略价值，带动国内晶圆代工厂产能利用率稳步上行，打开行业增量空间。3）韬定律的落地高度依赖高精度先进封装技术，通过2.5D/3D 集成、混合键合、Chiplet、HBM、光电共封装等技术，可拉近计算、存储、互联单元的物理距离，降低RC 延迟、提升传输带宽、减少系统功耗，通过压缩时间常数实现芯片整体性能跃升，先进封装赛道成长逻辑持续强化。风险提示：1）技术落地不及预期；2）产业生态适配风险；3）先进封装产能与成本风险。一年内行业指数与沪深300 指数对比走势：相关研究《电子行业周报：AI 算力高景气延续国产存储替代加速》2026-05-25《电子行业跟踪报告：电子布行业具备估值提升潜力》2026-05-25《电子行业专题报告：AI Glasses 开启智能穿戴时代》2026-05-18《电子行业周报：AI 驱动需求爆发，半导体产业链持续受益》2026-05-18《电子行业专题报告：DeepSeek V4 发布国产算力乘风起航》2026-05-14许亮S0820525010002联系人朱俊宇S0820125040021021-32229888-25520电子专题报告电子专题报告
1. 华为发布韬（τ）定律，助力后摩尔时代半导体产业
发展事件：2026 年5 月25 日，华为何庭波在IEEE 主办的ISCAS 2026 大会上发表题为《半导体新路径探索与实践》的主题演讲，正式提出引领半导体产业发展的韬（τ）定律。该定律主张以时间缩微替代传统几何缩微，将其作为半导体及电子系统演进的全新指导原则：依托逻辑折叠等创新技术持续压缩信号传输时延，同步提升晶体管密度，推动产业长期迭代。1.1 摩尔定律依赖的“几何缩微”逼近物理与经济极限近年来伴随AI 大模型与通用人工智能的爆发式发展，摩尔定律依赖的“几何缩微”传统路径已逼近物理与经济双重极限。当制程进入3nm 及以下节点，量子隧穿效应、短沟道效应与RC 信号延迟问题愈发突出，晶体管开关与信号传输的物理瓶颈难以突破。
图表1：制程工艺逐步向3nm 及以下节点发展
同时，先进制程的研发与制造成本呈指数级上涨，这一趋势已成为全球半导体行业面临的共同挑战。据TSMC 2024 年IEDM 官方数据，2nm 制程较3nm 仅实现15%的性能提升和15%的晶体管密度提升，远低于摩尔定律要求的每18-24 个月翻番的增长速度，先进制程的边际收益正在快速收窄。从成本端来看，InternationalBusiness Strategies 数据显示，2nm 单片晶圆内部生产成本约3 万美元，较3nm上涨50%，给芯片设计公司和终端厂商带来了显著的成本压力。电子专题报告
图表2：先进制程工艺成本对比
注：Apple 是采取TSMC 的代表企业1.2 韬（τ）定律以“时间缩微”替代“几何缩微”面对物理与经济的双重极限，传统几何缩微路径发展受阻。华为于2026 年5 月25日在IEEE ISCAS 2026 提出韬（τ）定律，以“时间缩微”替代“几何缩微”。τ是分层复合变量，涵盖器件、电路、芯片、系统四个层级，其数值由底层硬件参数、本级架构及通信开销共同决定。该定律依托逻辑折叠等技术压缩信号时延、提升晶体管密度，为后摩尔时代半导体产业发展指明了新方向。
图表3：τ为分层复合变量，由器件、电路、芯片、系统四个层级共同决定
究所各层级优化路径具体如下：1）器件层面：优化晶体管与互连线路，降低电流传输损耗，从硬件底层削减器件延时。2）电路层面：采用立体堆叠布局，缩短布线长度、优化负载参数，同步提升晶体管集成度与电路运行性能。3）芯片层面：推行软硬件全栈协同设计，合理调度运算任务，提升并行处理能力，压缩整体运算耗时。电子专题报告4）系统层面：依托灵衢总线重构互联协议，实现统一内存编址，优化设备间通信通道与交互规则，有效降低跨节点数据传输延迟。1.3 韬（τ）定律逻辑折叠赋能麒麟芯片与AI 算力性能升级本次韬（τ）定律首次提出逻辑折叠技术，依托时间缩放原理实现电路垂直分层堆叠与超细间距混合键合，大幅缩短关键路径布线长度、降低寄生RC 损耗，在固定工艺节点下提升芯片主频与能效，降低对先进光刻的依赖。为最大化收益，逻辑折叠需控制混合键合间距与顶层金属间距的比值：当前芯片顶层金属间距约720 nm，对应混合键合间距需控制在2 μm 以内，最优比值趋近于1，可消除键合界面的笼式布线冗余。该技术落地需产业链长期工艺协同，核心指标要求为：键合间距1.5 μm、套刻精度优于0.5 μm、硅通孔关键尺寸/禁区尺寸低于1.5 μm、硅通孔间距低于6 μm，配合智能冗余技术实现近乎100%良率。韬（τ）定律逻辑折叠技术助力麒麟芯片性能升级。根据《A Time Scaling Theory forMulti-Layer Electronic Systems》数据，目前麒麟2026 搭载的堆叠技术为保守版方案：混合键合间距1.5 μm，硅通孔仅升级至顶层金属下一级，仅针对核心关键路径做局部折叠优化，未实现全芯片覆盖。未来逻辑折叠将从局部关键路径折叠，迭代为三层、四层及以上的全尺寸多层折叠架构。依托低温混合键合技术、硅通孔从顶层金属下移至第六层金属，预计2026-2035 年，晶体管密度将突破4 亿晶体管/mm2，麒麟系列CPU 核心主频有望突破4GHz。
图表4：华为麒麟CPU 性能梳理
值得注意的是，韬（τ）定律的时间缩放原理不仅适用于消费级麒麟芯片，同样适用于AI 数据中心核心场景。与消费级芯片侧重单芯片性能不同，AI 算力依赖数百至上万颗芯片协同工作，近十年全球AI 总算力已提升六个数量级。当前AI 系统的能耗与成本瓶颈已从算力计算转移至数据传输环节，大型AI 集群超80%能耗用于数据迁移、超70%成本投入数据存储与传输，缩减全链路数据传输耗时已与降低计算耗时同等重要，AI 场景的τ缩放将通过存储语义统一总线、近封装高速光互连引擎Hi-ONE、封装立体拓扑重构3D 折叠三大技术落地。
2. 韬（τ）定律有望推动半导体产业链上下游技术革新
华为韬（τ）定律有望通过逻辑折叠等技术创新，重塑半导体产业价值分配格局。我们认为，新范式下产业价值高地不再高度集中于EUV 光刻机与前道最先进制程，而电子专题报告是向EDA 工具、晶圆代工、先进封装等环节系统性扩散。
图表5：华为韬定律潜在受益标的
1）逻辑折叠技术对3D 集成电路设计提出了全新要求，传统平面EDA 工具已无法满足多层有源层协同布线、热仿真与时序分析的核心需求，国产EDA 与IP 厂商或将迎来重要发展机遇。2）逻辑折叠技术可在14nm、7nm 成熟制程上，实现媲美5nm 甚至3nm 的系统处理速度，显著降低对EUV 光刻机的依赖。这为成熟与次先进制程打开了性能跃升通道，显著提升其战略价值，使其能够覆盖更多高端芯片需求，国内晶圆代工厂稼动率有望持续上行，市场空间进一步打开。3）韬定律的落地，对高精度先进封装堆叠技术提出了更高要求。通过2.5D/3D 集成、混合键合、Chiplet、HBM、光电共封装等方案，先进封装能将计算、存储与互连单元的距离大幅拉近，从而降低RC 延迟、提升带宽、减少功耗，直接实现时间常数的压缩，为性能跃升提供关键支撑。
3. 风险提示
1）技术落地不及预期：韬定律及逻辑折叠、3D 堆叠、混合键合等技术尚处迭代阶段，量产工艺要求严苛，良率控制、多层架构信号与热管理存在不确定性，商业化落地进度或放缓。2）产业生态适配风险：3DIC 对应的EDA 工具、IP 核、封装测试生态尚未成熟，国产配套迭代进度或滞后技术发展节奏。电子专题报告3）先进封装产能与成本风险：高精度混合键合、2.5D/3D 封装产能紧缺，量产成本偏高，规模化应用存在约束。爱建证券有限责任公司上海市浦东新区前滩大道199 弄5 号电话：021-32229888传真：021-68728700服务热线：956021邮政编码：200124网址：http://www.ajzq.com